华为何庭波在 2026 年 IEEE 国际电路与系统研讨会（ISCAS）上发表主题演讲《实践中的半导体新路径》，提出了 τ（Tau）缩放定律。
这一定律主张用时间（τ）缩放替代几何缩放，作为半导体和电子系统演进的新指导原则。基于该原则，LogicFolding 等创新技术可以持续压缩信号传播延迟、稳步提升晶体管密度，从而驱动半导体和电子系统的持续演进。
背景：摩尔定律的困境
近年来，指导半导体行业五十多年的摩尔定律面临严重的物理极限和递减的经济回报。全球产业日益受到晶体管几何缩放放缓和每晶体管成本收益侵蚀的制约。
行业现在必须应对紧迫的共同挑战：克服传统工艺的物理约束，找到一条能够匹配激增计算需求的新可持续演进路径。
τ 缩放定律的核心
基于这一定律，华为开发了 LogicFolding 等创新核心技术，并建立了跨越半导体器件、电路、芯片和系统的多级协同优化机制。该机制旨在系统性地缩短时间常数 τ，以在每个层级上提升性能、能效和晶体管密度：
器件层面：优化晶体管和互连的电阻与寄生电容，最小化底层物理层的器件级时间常数 τ
电路层面：采用 LogicFolding 架构打破传统电路布局的物理边界，显著缩短关键路径布线，有效降低信号传播的阻性负载和容性负载，最终提升晶体管密度和电路性能
芯片层面：采用软件、架构和硅的全栈协同设计，实现面向负载的指令流和数据流的细粒度控制，增强系统级并行性和效率，显著降低端到端执行时间
系统层面：用 UnifiedBus 重新定义计算系统的互连协议，为 SuperPoDs 实现统一内存寻址和原生内存语义，显著降低系统通信延迟
实际应用
何庭波在演讲中详细阐述了华为将 τ 缩放定律应用于智能手机和 AI 计算的情况。过去六年，华为基于 τ 缩放定律设计并量产了 381 颗芯片，服务于广泛的行业、领域和市场。
计划于 2026 年秋季推出的麒麟芯片将是首款采用 LogicFolding 架构的芯片，将大幅提升芯片性能。到 2031 年，华为基于 τ 缩放定律设计的高端芯片预计将具备等效于 14 Å（1.4 纳米）工艺的晶体管密度。
开放合作
何庭波表示："我们相信开放与合作是推动半导体行业持续进步的关键。没有一家公司能够独自找到半导体演进路径上的所有答案。借助 τ 缩放定律，我们期待与全球科学家、工程师和行业伙伴紧密合作，共同推动半导体和电子行业的可持续发展。"